课程简介
????本课程将会采用一个实际的模拟电路，该电路是一块完整的网卡芯片中的一个6位的模数转换器中的采样保持电路，我们将使用该模拟电路块，让参与人员有机会在Cadence的Virtuoso定制电路设计平台上，完整地经历从原理图输入、器件电学参数设置、电路模拟仿真、版图的生成、DRC/LVS等物理规则检查、寄生参数提取、后版图仿真及反标、以及电压降和电迁徙的可靠性检查，Cadence已经为所有的设计步骤准备好了正确而完整的数据，参加培训的工程师可以将其作为模版而完成自主的设计，首先，所有参与培训的工程师需要在4天的时间内，在Cadence讲师的辅助下，基于Cadence的工具平台，利用Cadence提供的数据，完成从设计前端到后端的所有工作，然后工程师在参照参考设计的前提先，自行完成该电路从前到后的所有设计，从而熟悉整个模拟集成电路设计的步骤和流程；
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课程说明：
????该课程是一个以参加培训人员自己动手为主的实习课程，不是Cadence的工具培训，而是基于设计方法学的一个设计实例课程，Cadence工具的详细的使用方法不会被设计，所有工具的使用都是为了保证设计课程的顺利完成，不能代替Cadence的工具培训。
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涉及的工具列表：
Virtuoso Schematic Editor
Analog Design Environment
Virtuoso Specification Driven Envrionment
Virtuoso Hierarchy Editor
Virtuoso Spectre simulator
UltraSim simulator
Virtuoso-XL layout Editor
Assura DRC/LVS
Assura RCX
Virtuoso Analog VoltageStorm Option
Virtuoso Analog EletronicStorm Option
阶段 1:基于混合信号验证（AMS Top Level Verification Flow）的培训
- 正向设计如何在系统层面上基于全芯片的指标验证
- 对用Verilog描述的数字模块和VerilogA或者晶体管描述的模拟模块进行混合仿真
- 在模块没有进行版图实现时的顶层寄生效应的仿真
阶段 2:基于模拟和定制电路设计（AMS Block Level Creation Flow）的流程培训
- 呈现模拟集成电路模块设计的完整流程
- 原理图的输入、Spectre仿真、设计冗余分析、连接驱动版图实现
- DRC/LVS物理验证、寄生参数提取
- 后版图仿真和对比、行为级查表模型的自动生成
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