1. ASIC设计培训
    
   1) 逻辑设计理论/ Verilog/ VHDL语言
   2) 数字电路验证（verification平台建立/功能测试
   3) 设计综合（synthesys）与扫描链测试(DFT)
   4) 静态时序分（STA）
   5) 数字电路前端设计实战（有两个实际芯片项目）
   理论学习之外，以实际项目让学员接触设计，为此提供完整的免费的EDA软件安装服务，并有实际芯片案例,导师指导全程设计。
   数字设计的理论部分具体内容如下:
   一 逻辑设计理论/ Verilog/ VHDL语言
   1 ) HDL 语言简介
   Verilog 语言的产生发展 优势和特点
   编译仿真的原理
   Verilog/VHDL 语言各自现状及应用
   2）verilog语法 （或者 VHDL语法 ）
   模块 时延的概念与应用
   运算符及优先级
   赋值的类型与适用
   条件语句 循环语句
   Initial always task function 说明语句及使用
   行为级建模和可综合设计
   3）数字系统设计
   数据流的设计/控制 时序设计
   状态机设计
2. 二 verification平台建立/功能测试
   1） 验证环节在ic设计流程中的位置，
   2) RTL/网表/FPGA/testchip 的验证阶段
   3) 验证计划
   4)　verification 的方法学　种类和适用设计
   5) 　RTL verification testbench setup 激励文件生成　
   6) 　RTL语言和高级语言的混合验证平台建立
   7) 　数模混合设计验证方法学
   三 设计综合（synthesys）与扫描链测试(DFT)
   1）综合
   综合的概念　
   综合库与工具介绍　
   综合的过程　
   约束／工作环境的设立　
   反标文件产生
   优化设计
   2）DFT
   DFT 概念
   scan chain/ BSD/BIST　概念与设计方法
   DFT 的测试原理/测试方法( D算法　向量产生与仿真)
   BSD 基本单元和JTAG测试　
   　
   四　静态时序分（STA）
   1)静态时序分析概念
   2)数据延迟　setup /hold 的分析
   3)时钟结构 跨时钟／多时钟条件　
   4)端口约束／工作环境设定
   5)工作条件／工艺条件　对延迟的影响
   6)关键路径与设计优化　
   7)报告分析　
   五 实践项目部分
   项目一: RTL coding
   中断管理状态机设计
   验证平台设计和使用
   测试向量设计
   验证工具的使用
   debug 调试
   项目二: 基础通信协议
   方案设计
   RTL coding
   通信算法的运用
   CPU控制
   FIFO设计与实现
   验证平台设计和使用
   测试向量设计
   验证工具的使用
   debug 调试
   电路综合和DFT
   静态时序分析
    
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