| 面向 ISE 软件用户的 Vivado Design Suite 高级 XDC 和静态时序分析培训
Vivado Advanced XDC and Static Timing Analysis for ISE Software Users |
培训特点 |
| 个性化、顾问式培训，互动式授课，针对实际需求，项目案例教学，实战项目演示，超级精品小班。 |
| 培训讲师 |
曙海讲师体系和课程体系历经多年升级，形成了以项目实战经验丰富的工程师为基础，产学研相结合的体系，曙海的学员大部分来自外资企业、上市公司的，研究所的工程师或高校老师，很多学员都参加工作很多年了，这对曙海的讲师形成很高的要求，曙海的讲师队伍名校博士、硕士学历的工程师占绝大多数，他们大部分为上海贝尔，TI德州仪器，华为，中科院，中兴，Xilinx,Intel英特尔,NI公司，Cadence公司,Synopsys，IBM，Altera，Oracle，synopsys，微软，飞思卡尔等大型公司高级工程师，项目经理，技术支持专家，他们有着深厚的专业技能和技术素养，丰富的项目实战经验，基本上都有十多年实际项目经验，开发过多个大型项目。
针对客户实际需求，案例教学，边讲边练，互动式授课，曙海的专家讲师以专业、敬业的精神，倾囊相授，不辜负每个学员的托付和期望。
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| 培训报名与课程定制 |
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| 班级规模及环境--热线:4008699035 手机:15921673576( 微信同号) |
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保证培训质量，精品小班，注重实践。 |
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开课时间和上课地点 |
上课地点：【上海】：同济大学(沪西)/新城金郡商务楼(11号线白银路站) 【北京分部】：北京中山学院/福鑫大楼 【深圳分部】：电影大厦(地铁一号线大剧院站)/深圳大学成教院 【成都分部】：领馆区1号（中和大道） 【沈阳分部】：沈阳理工大学/六宅臻品 【郑州分部】：郑州大学/锦华大厦 【石家庄分部】：河北科技大学/瑞景大厦 【南京分部】：金港大厦(和燕路) 【武汉分部】：佳源大厦（高新二路） 【广州分部】：广粮大厦 【西安分部】：协同大厦
最近开课时间(周末班/连续班/晚班）： Vivado Design Suite 静态时序分析和 Xilinx 设计约束培训开班时间：2020年6月15日 |
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实验设备和授课方式 |
☆资深工程师授课
☆注重质量
☆边讲边练
☆合格学员免费推荐工作
☆合格学员免费提供培训证明，提升您的职业资质
专注高端培训20年，曙海培训的学员素质得到本行业的广泛认可，学员的能力
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最新优惠 |
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质量保障 |
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1、培训过程中，如有部分内容理解不透或消化不好，可免费在以后培训班中重听；
2、课程完成后,授课老师留给学员手机和Email,保障培训效果,免费提供半年的技术支持。
3、培训合格学员可享受免费推荐就业机会。 |
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课程大纲 |
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面向 ISE 软件用户的 Vivado Design Suite 高级 XDC 和静态时序分析培训
Vivado Advanced XDC and Static Timing Analysis for ISE Software Users
Who Should Attend?
Existing Xilinx ISE Design Suite FPGA designers
Course Outline
1
Design Methodology Summary
Vivado IDE Review
Accessing the Design Database
Lab 1: Vivado IDE Database
Static Timing Analysis and Clocks
Lab 2: Vivado IDE Clocks
Inputs and Outputs
Lab 3:I/O Constraints
Timing Exceptions
Lab 4: Timing Exceptions
2
Advanced Timing Analysis
Advanced I/O Interface Constraints
Lab 5: Advanced I/O Timing
Project-Based and Non-Project Batch Design Flows
Scripting Using Project-Based and Non-Project Batch Flows
Lab 6a: Scripting in the Project-Based Flow
Lab 6b: Scripting in the Non-Project Batch Flow
3
FPGA Design Methodology Checklist
FPGA Design Methodology
HDL Coding Techniques
Reset Methodology
Lab 5: Resets
Lab 6: SRL and DSP Inference
Synchronization Circuits and the Clock Interaction Report
Timing Closure
FPGA Design Methodology Case Study
Lab 7: Timing Closure and Design Conversion
Appendix: Timing Constraints Review
Appendix: Synchronization Circuits and the Clock Interaction Report
Appendix: Fanout and Logic Replication
Appendix: Pipelining lab
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首 页 培训最新动态
总部李老师