课程目标 |
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设计出可制造的数字集成电路芯片。 |
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培养对象 |
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具备硬件系统开发设计经验的工程师，或者具有一定基础的电子类专业的大学生和研究生。 |
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入学要求 |
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学员学习本课程应具备下列基础知识：
◆ 具备硬件系统开发设计经验的工程师，或者具有一定数字电路基础；
☆注重质量
☆边讲边练
☆合格学员免费推荐工作
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班级规模及环境--热线:4008699035 手机:15921673576( 微信同号) |
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保证培训质量，精品小班，注重实践。 |
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时间地点 |
上课地点：【上海】：同济大学(沪西)/新城金郡商务楼(11号线白银路站) 【北京分部】：北京中山学院/福鑫大楼 【深圳分部】：电影大厦(地铁一号线大剧院站)/深圳大学成教院 【成都分部】：领馆区1号（中和大道） 【沈阳分部】：沈阳理工大学/六宅臻品 【郑州分部】：郑州大学/锦华大厦 【石家庄分部】：河北科技大学/瑞景大厦 【南京分部】：金港大厦(和燕路) 【武汉分部】：佳源大厦（高新二路） 【广州分部】：广粮大厦 【西安分部】：协同大厦
最近开课时间(周末班/连续班/晚班）：芯片设计开课：2020年6月15日
本课程每期班限额5名，报满即停止报名，请提前在线或电话预约
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学时和费用 |
☆资深工程师授课
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最新优惠 |
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◆团体报名优惠措施：两人95折优惠，三人或三人以上9折优惠 。 |
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质量保障 |
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1、培训过程中，如有部分内容理解不透或消化不好，可免费在以后培训班中重听；
2、课程完成后,授课老师留给学员手机和Email,保障培训效果,免费提供半年的技术支持。
3、培训合格学员可享受免费推荐就业机会。 |
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课程进度安排 |
课程大纲 |
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第一阶段 |
1 单元表征
1.1 Liberty文件格式
1.2 用ELC表征单元
1.3 用Spectre表征单元
1.4 把Liberty转换成Synopsys数据库格式
2 Verilog综合
2.1 用dc_shell进行Synopsys Design Compiler综合
2.2 Cadence RTL Compiler综合
2.3 把结构描述Verilog输入到CadenceDFII设计平台中
2.4 综合后Verilog仿真 |
| 实验：综合后Verilog仿真 |
第二阶段 |
1、 抽象生成
1.1 将库读入到Abstract中
1.2 找出单元中的端口
1.3 提取步骤
1.4 抽象步骤
1.5 生成LEF（库转换格式）文件
1.6 修改LEF文件
2 SOC Encounter布局布线
2.1 Encounter用户图形界面
2.2 用配置文件进行设计输入
2.3 编写SOC Encounter脚本
3 芯片组装
3.1 用ccar进行模块布线
3.2 用ccar完成内核至焊盘框的布线
3.3 生成最终的GDSII
4 微型MIPS处理器
4.1 微型MIPS处理器
4.2 微型MIPS：展平设计工具流程
4.3 微型MIPS：层次化设计工具流程 |
实验：
1、抽象生成
2、SOC Encounter布局布线和芯片组装 |
第三阶段 |
1、基于IP核的设计,IP核的SoC设计方法
2、cmos工艺基础
2.1 mos器件物理本质
2.2 基本的cmos制造流程 533
2.3、展望 |
| 实验：IP核的SoC设计 |
第四阶段 微型MIPS处理器项目实战 |
1 微型MIPS处理器
1.2 微型MIPS：展平设计工具流程
1.2.1 综合
1.2.2 布局布线
1.2.3 仿真
1.2.4 最终组装
1.3 微型MIPS：层次化设计工具流程
1.3.1 综合
1.3.2 宏模块内布局布线
1.3.3 准备层次结构中的定制电路
1.3.4 生成宏模块的抽象视图
1.3.5 含宏模块的布局布线
1.3.6 仿真
1.3.7 最终组装 |
第五阶段 DSP系统的VLSI设计 |
1，数字信号处理算法
2，DFG分析
3，FPGA数字信号处理系统
4，IP软核验证
5， A/D与D/A电路 |
实验：
1、 DSP处理器设计
2、Verilog HDL练习 |
总部李老师