 Be One Lab Functional Verification Methodology and Flow培训班 |
| 入学要求 |
|
学员学习本课程应具备下列基础知识：
◆ 电路系统的基本概念。 |
|
班级规模及环境 |
|
为了保证培训效果，增加互动环节，我们坚持小班授课，每期报名人数限3到5人，多余人员安排到下一期进行。 |
|
上课时间和地点 |
上课地点：【上海】：同济大学(沪西)/新城金郡商务楼(11号线白银路站) 【深圳分部】：电影大厦(地铁一号线大剧院站)/深圳大学成教院
【北京分部】：北京中山学院/福鑫大楼 【武汉分部】：佳源大厦（高新二路） 【南京分部】：金港大厦(和燕路) 【成都分部】：领馆区1号（中和大道）
最近开课时间(周末班/连续班/晚班）： Lab Functional Verification：2024年1月8日 |
|
学时 |
◆课时： 共5天,30学时
◆外地学员：代理安排食宿（需提前预定）
☆注重质量
☆边讲边练
☆合格学员免费推荐工作
☆合格学员免费颁发相关工程师等资格证书，提升您的职业资质
专注高端培训15年，曙海提供的证书得到本行业的广泛认可，学员的能力
得到大家的认同，受到用人单位的广泛赞誉。
★实验设备请点击这儿查看★ |
|
最新优惠 |
|
◆团体报名优惠措施：两人95折优惠，三人或三人以上9折优惠 。注意：在读学生凭学生证，即使一个人也优惠500元。 |
|
质量保障 |
|
1、培训过程中，如有部分内容理解不透或消化不好，可免费在以后培训班中重听；
2、培训结束后免费提供半年的技术支持，充分保证培训后出效果；
3、培训合格学员可享受免费推荐就业机会。 ☆合格学员免费颁发相关工程师等资格证书，提升您的职业资质。专注高端培训13年，曙海提供的证书得到本行业的广泛认可，学员的能力得到大家的认同，受到用人单位的广泛赞誉。 |
Be One Lab Functional Verification Methodology and Flow培训班 |
阶段一
-
What is functional verification and what is being verified
Formal Verification,Equivalence Checking,Model checking,
Functional Verification,Test Bench Generation
- Functional Verification Approaches
Black-Box,White-Box,Grey-Box
-
The Verification Process
-
Specification and Test Plan ((Specification->Features->Test cases)
Direct 、Direct-Random and Random Test Case
-
Advanced Verification Methodology
-
System//Chip/Module Level Verification
-
Behavioral Hardware Description Languages
-
Stimulus and Response
Generating complex waveforms,Self-Checking test benches,Complex
Response,Predicting the output
-
How to build reusable test bench
-
Test Bench Acceleration
-
Coverage Analysis in the Design Flow
-
Feature Coverage and Code Coverage (Line Condition Toggle FSM)
Coding Guidelines
Structure,Naming Convention,Comments,Syntax,Debugging
-
Simulation Management
Modeling reset,Writing Good Behavioral Model,Regression Management
-
Assertions Methodology
-
Formal Verification ((Design Rule Check)
-
Vector--based Verification
-
Memory Verification
-
Project Management and Verification Experience
Introduce the useful verification experience that have been
successfully used to produce one-passed ASICs,SoC,board,and
entire systems.
-
Verisity 's Specman e language
-
Verisity 's e VC(e Verification Component)
-
Verisity 's e RM(e Reuse Methodlogy)
|
| |
|
|
首 页 
