 Cadence IC 设计与验证 |
| 培养对象 |
1.理工科背景，有志于数字集成电路设计工作的学生和转行人员；
2.需要充电，提升技术水平和熟悉设计流程的在职人员；
3.集成电路设计企业的员工内训。
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| 入学要求 |
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学员学习本课程应具备下列基础知识：
◆电路系统的基本概念。 |
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班级规模及环境 |
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为了保证培训效果，增加互动环节，我们坚持小班授课，每期报名人数限3到5人，多余人员安排到下一期进行。 |
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上课时间和地点 |
上课地点：【上海】：同济大学(沪西)/新城金郡商务楼(11号线白银路站) 【深圳分部】：电影大厦(地铁一号线大剧院站)/深圳大学成教院
【北京分部】：北京中山学院/福鑫大楼 【武汉分部】：佳源大厦（高新二路） 【南京分部】：金港大厦(和燕路) 【成都分部】：领馆区1号（中和大道）
最近开课时间(周末班/连续班/晚班）： Cadence IC开班时间：2024年1月8日 |
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学时 |
◆课时： 共5天,30学时
◆外地学员：代理安排食宿（需提前预定）
☆注重质量
☆边讲边练
☆合格学员免费推荐工作
☆合格学员免费颁发相关工程师等资格证书，提升您的职业资质
专注高端培训15年，曙海提供的证书得到本行业的广泛认可，学员的能力
得到大家的认同，受到用人单位的广泛赞誉。
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最新优惠 |
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◆团体报名优惠措施：两人95折优惠，三人或三人以上9折优惠 。注意：在读学生凭学生证，即使一个人也优惠500元。 |
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质量保障 |
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1、培训过程中，如有部分内容理解不透或消化不好，可免费在以后培训班中重听；
2、培训结束后免费提供半年的技术支持，充分保证培训后出效果；
3、培训合格学员可享受免费推荐就业机会。 ☆合格学员免费颁发相关工程师等资格证书，提升您的职业资质。专注高端培训13年，曙海提供的证书得到本行业的广泛认可，学员的能力得到大家的认同，受到用人单位的广泛赞誉。 |
Cadence IC 设计与验证 |
第一阶段
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1. 半导体和半导体器件基础
1.1 半导体及其基本特性
1.1.1 半导体导电性的特点
1.1.2 半导体的导电机理
1.1.3 空穴的导电作用
1.1.4 能带图
1.2 杂质对半导体导电性能的影响
1.2.1 施主杂质和N型半导体
1.2.2 受主杂质和P型半导体
1.2.3 多数载流子和少数载流子
1.2.4 杂质的补偿作用
1.3 半导体的电阻率
1.3.1 半导体的电阻率的公式
1.3.2 电阻率和杂质浓度的关系
1.3.3 电阻率随湿度的变化
1.4 非平衡载流子
1.4.1 非平衡载流子的产生和复合
1.4.2 扩散电流
1.5 PN结
1.5.1 平衡PN结
1.5.2 PN结的正向特性
1.5.3 PN结的反向特性
1.5.4 PN结的击穿
1.6 MOS场效应晶体管
1.6.1 MOS场效应晶体管的结构及工作原理
1.6.2 MOS场效应晶体管的直流特性
1.7 双极型晶体管
1.7.1 双极型晶体管的基本结构
1.7.2 晶体管的电流传输
1.7.3 晶体管的特性参数
1.8 习题
1. 半导体集成电路
1.1 集成电路的发明和发展
1.1.1 集成电路的发明
1.1.2 集成电路的发展
1.1.3 集成电路的未来发展趋势
1.2 集成电路的未来发展趋势
1.2.1 按器件结构类型分类
1.2.2 按电路功能分析
1.3 CMOS集成电路
1.3.1 CMOS集成电路的特点
1.3.2 CMOS数字电路
1.3.3 CMOS模拟电路
1.4 集成电路设计简介
1.4.1 设计途径
1.4.2 设计要求
1.4.3 层次化设计方法
2. 集成电路制造工艺
2.1 氧化
2.1.1 二氧化硅（SiO2）的性质及作用
2.1.2 热氧化生长SiO2
2.2 光刻与刻蚀
2.2.1 光刻工艺流程
2.2.2 光刻胶的基本属性
2.3 掺杂
2.3.1 扩散
2.3.2 离子注入
2.4 淀积
2.4.1 物理气相淀积
2.4.2 化学气相淀积
2.5 接触与互连
2.6 CMOS工艺主要流程 |
实验：
实验一、Virtuoso Schematic Editor实战演练
实验目的：掌握电原理图（schematic）设计输入方法。
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第二阶段 |
| 3. UNIX操作系统和Cadence软件
3.1 UNIX操作系统基础
3.1.1 有关目录的操作
3.1.2 有关文件操作
3.1.3 文件存取权限
3.1.4 命令处理
3.1.5 使用vi
3.1.6 Linux操作系统简介
3.2 Cadence软件
3.2.1 EDA厂商简介
3.2.2 Cadence软件概述
3.3 电路图的输入
3.3.1 建立新库
3.3.2 电路图编辑窗
3.3.3 电路图的输入
3.3.4 电路图的层次化设计
4. CMOS集成电路的版图
4.1 MOS场效应晶体管的版图实现
4.1.1 单个MOS管的版图实现
4.1.2 MOS管阵列的版图实现
4.2 版图设计规则
4.2.1 概述
4.2.2 1.5μm硅栅CMOS设计规则
4.3 版图系统的设置
4.3.1 建立版图库
4.3.2 对层选择窗进行设置
4.3.3 版图编辑窗的设置
4.3.4 使用Option菜单进行版图编辑窗 |
实验：
实验二、 Spectre Simulation实战演练
实验目的：掌握电路特性仿真方法 |
第三阶段 |
4. CMOS集成电路的版图
4.1 MOS场效应晶体管的版图实现
4.1.1 单个MOS管的版图实现
4.1.2 MOS管阵列的版图实现
4.2 版图设计规则
4.2.1 概述
4.2.2 1.5μm硅栅CMOS设计规则
4.3 版图系统的设置
4.3.1 建立版图库
4.3.2 对层选择窗进行设置
4.3.3 版图编辑窗的设置
4.3.4 使用Option菜单进行版图编辑窗
5.版图的建立
5.1 设置输入层
5.2 屏幕显示画图区
5.3 建立几何图形
5.4 版图的编辑
5.4.1 设置层的可视性
5.4.2 测量距离或长度
5.5.3 图形显示
5.5.4 选择目标
5.5.5 改变图形的层次
5.5.6 加标记
5.6 棍棒图
5.7 版图设计方法概述
5.7.1 版图设计方法
5.7.2 层次化设计 |
实验：
实验三、 Virtuoso Layout Editor实战演练
实验目的：使用EDA工具进行版图设计。 |
第四阶段 |
6. 版图验证
6.1 概述
6.1.1 版图验证的项目
6.1.2 Cadence的版图验证工具
6.1.3 版图验证过程简介
6.2 DivaDRC规则文件的建立
6.3 Dracula规则文件
6.3.1 Dracula规则文件的结构
6.3.2 建立Dracula规则文件
6.3.3 Dracula规则文件至Diva规则文件的转换
6.4 运行Diva DRC
6.5 运行Dracula DRC
6.5.1 验证步骤
6.5.2 结果分析
6.6 运行Dracula LVS
6.6.1 LVS原理
6.6.2运行过程
6.6.3输出报告解读
6.6.4错误的纠正
6.7关于ERC
7. 外围器件及阻容元件设计
7.1 特殊尺寸器件的版图设计
7.1.1 大尺寸器件
7.1.2 倒比管
7.2.电阻、电容及二极管的版图设计
7.2.1 MOS集成电路中的电阻
7.2.2 MOS集成电路中的电容器
7.2.3 集成电路中的二极管
7.3 CMOS集成电路的静电放电保护电路
7.4 压焊块的版图设计
7.5 电源和地线的设计
7.5.1电源和地线在外围的分布框架
7.5.2电源和地线在内部的分布 |
实验：
实验四、Diva Interactive Verification
实验目的：掌握DRC和LVS验证方法 |
第五阶段 |
7. 外围器件及阻容元件设计
7.1 特殊尺寸器件的版图设计
7.1.1 大尺寸器件
7.1.2 倒比管
7.2.电阻、电容及二极管的版图设计
7.2.1 MOS集成电路中的电阻
7.2.2 MOS集成电路中的电容器
7.2.3 集成电路中的二极管
7.3 CMOS集成电路的静电放电保护电路
7.4 压焊块的版图设计
7.5 电源和地线的设计
7.5.1电源和地线在外围的分布框架
7.5.2电源和地线在内部的分布
8. 模拟和双极型集成电路的版图设计
8.1 模拟CMOS集成电路
8.1.1 模拟集成电路和数字集成电路的比较
8.1.2 MOS器件的对称性
8.1.3 无源元件
8.1.4 连线
8.1.5 静电放电保护
8.1.6 衬底耦合
8.2 铝栅CMOS集成电路
8.2.1 铝栅CMOS集成电路的版图计
8.2.2 铝栅CMOS集成电路版图实例
8.3 双极型集成电路
8.3.1 双极型晶体管的版图图形
8.3.2 双极型集成电路版图设计的原则和步骤 |
实验：
实验五、Active HDL调试、仿真Verilog HDL
实验目的：熟悉Active HDL仿真软件的使用，初步掌握利用Verilog HDL设计数字系统的基本步骤。
实验六 NC-Verilog Simulator实验
实验目的：NC_verilog仿真器的使用，包括编译、运行和仿真。 |
第六阶段 |
9. 版图设计技巧和实例
9.1 人工全定制版图设计方法
9.2 常用版图设计技巧
9.3 版图实例
9.3.1 CMOS门电路
9.3.2 CMOS SRAM单元及阵列
9.3.3 CMOS D触发器
9.3.4 CMOS放大器
9.3.5 双极集成电路 |
实验：
实验七 Ambit BuildGates逻辑综合实验
实验目的：BuildGates逻辑综合方法，静态时序分析。
实验八、Silicon Ensemble 布局布线
实验目的：
学习使用Silicon Ensemble进行系统级约束布局布线。 |
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